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HIGH-SPEED 3.3V
16K x 16 DUAL-PORT
STATIC RAM
IDT70V26S/L
Features
◆
IDT70V26 easily expands data bus width to 32 bits or more
◆
True Dual-Ported memory cells which allow simultaneous
reads of the same memory location
using the Master/Slave select when cascading more than
one device
◆
◆
◆
High-speed access
– Commercial: 25/35/55ns (max.)
– Industrial: 25ns (max.)
Low-power operation
– IDT70V26S
Active: 300mW (typ.)
Standby: 3.3mW (typ.)
– IDT70V26L
Active: 300mW (typ.)
Standby: 660 μ W (typ.)
Separate upper-byte and lower-byte control for multiplexed
◆
◆
◆
◆
◆
◆
◆
◆
M/ S = V IH for BUSY output flag on Master
M/ S = V IL for BUSY input on Slave
On-chip port arbitration logic
Full on-chip hardware support of semaphore signaling
between ports
Fully asynchronous operation from either port
TTL-compatible, single 3.3V (±0.3V) power supply
Available in 84-pin PGA and PLCC
Industrial temperature range (-40°C to +85°C) is available
for selected speeds
Green parts available, see ordering information
bus compatibility
Functional Block Diagram
BUSY L
BUSY R
R/ W L
UB L
LB L
CE L
OE L
I/O 8L -I/O 15L
I/O 0L -I/O 7L
(1,2)
I/O
Control
I/O
Control
R/ W R
UB R
LB R
CE R
OE R
I/O 8R -I/O 15R
I/O 0R -I/O 7R
(1,2)
A 13L
A 0L
Address
Decoder
MEMORY
ARRAY
Address
Decoder
A 13R
A 0R
14
14
NOTES:
SEM L
CE L
ARBITRATION
SEMAPHORE
LOGIC
M/ S
CE R
SEM R
2945 drw 01
1. (MASTER): BUSY is output; (SLAVE): BUSY is input.
2. BUSY outputs are non-tri-stated push-pull.
JANUARY 2009
1
?2009Integrated Device Technology, Inc.
DSC 2945/16
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